為了應付 AI 世代下行動裝置的資料運算需求，負責制定記憶體規範的 JEDEC 正式確立下一代低電壓記憶體 LPDDR6 的規範，在提升傳輸速度的同時，也同步降低記憶體所需的電壓，減少功耗，達到省電效果。
LPDDR6 的每個記憶體顆粒將配備 2 組子通道，每個通道擁有 12 道資料線路（DQ），以此提供更高的資料傳輸頻寬，同時每個通道也會有 4 組指令 / 位置（CA）訊號，經最佳化後減少晶片連接所需的接點 Ball Counts 數量，提高存取的效率。
靜態效率模式可以支援更大容量的記憶體的配置，提高記憶體資源的利用率，並強化數據調取的靈活性，針對動態突發的資料長度，可以支援 32B 或 64B 的資料長度。導入動態寫入 NT-ODT（Non-Target On-Die Termination，非目標晶片終端），讓記憶體可根據負載調整 ODT 晶片終端，強化訊號完整性。
與此同時，LPDDR6 使用 VDD2 電力傳輸技術，所需電壓與攻耗比 LPDDR5 要更少，並配備兩條電力線路，支援低功耗動態電壓頻率調節 (DVFSL) 可在低頻運作期間降低 VDD2 電源，進而降低功耗。動態效率模式利用單一子通道介面實現低功耗、低頻寬，支援部分自主更新與主動更新，減少更新所需耗能。
目前高通、聯發科、三星、Sk 海力士、美光等相關廠商都對新的規格定義表達支持，相信相關的記憶體顆粒、支援的處理器很快就進入大眾消費市場之中。
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